◎ 科技日报记者 崔爽
7月3日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新其署名论文《面向多层级电子系统的时间缩微理论》（A Time Scaling Theory for Multi-Layer Electronic Systems）。
论文截图
在5月25日发布的V1版本基础上，新论文补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。
具体来看，论文展示了两项生产规模的工程验证成果。
一是在移动SoC（系统级芯片）领域，通过“LogicFolding”，即一种把数字、模拟、存储电路划分到垂直堆叠的有源层上，用超精细键合连起来的设计方法，在固定器件节点上实现55%的晶体管密度阶跃提升和41%的能效提升。
二是在AI系统领域，通过协同设计的完整技术栈，包括内存语义的统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding，预计到2035年硬件集成度将增长超过100倍。
两项数据均来自论文正文，也是V2版本的核心信息增量。
论文还公开基于“韬定律”的麒麟2026芯片的实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器、昇腾AI芯片的具体性能目标。
今年秋季，搭载麒麟2026芯片的新机将问世，正式接受市场检验。论文公开华为全新芯片底层理论与全套落地技术，以学术文本固化创新在先权，同步配套布局架构、封装、光电互联全链条专利，形成覆盖麒麟、昇腾芯片的完整专利壁垒，支撑产品商用知识产权确权。开创后摩尔自主技术专利赛道，摆脱海外半导体专利垄断；补齐国内 3D 堆叠、高速互联高价值专利短板，降低专利许可与诉讼风险，打造可商用、可授权的自主芯片知识产权体系。
客服