由电气电子工程师学会（IEEE）主办的2026国际电路与系统研讨会（ISCAS2026）在上海开幕。
华为公司董事、半导体业务部总裁何庭波在主旨演讲中正式发表“韬（τ）定律”，这是中国首次在全球半导体领域提出指导产业发展的系统性新原则。
与此同时，华为官宣新一代麒麟手机芯片将于今年秋季面世，首次落地逻辑折叠技术，引发全球行业震动。
何庭波表示，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠技术，性能大幅提升。何庭波说，“麒麟2026”手机芯片是逻辑折叠技术的首次成功实施。
从演讲现场展示的官方PPT来看，麒麟2026芯片作为逻辑折叠技术的首次成功实施案例，交出了一份令人震撼的成绩单。
相比传统的2D平面设计，这款芯片的晶体管密度大幅提升了53.5%，达到了的238MTr/平方毫米（MTr：MillionTransistors的缩写，即百万个晶体管），这意味着每平方毫米的芯片面积上，可以集成2.38亿个晶体管，理论上与Intel 18A工艺持平，接近初代台积电3nm。
与此同时，芯片的P核能效提升了41%，最高频率也提升了12.7%，实现了性能与能效的双重飞跃。
事实上，麒麟2026芯片的突破并非偶然，而是华为韬(τ)定律六年实践的结晶。面对摩尔定律日益逼近物理极限和经济效益双重挑战的行业困局，华为创新性地提出以"时间(τ)缩微"替代"几何缩微"作为半导体与电子系统演进的新指导原则。
与传统单纯追求晶体管尺寸缩小的思路不同，韬定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。
具体而言，器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
当下，主导半导体产业半个多世纪的摩尔定律正走到十字路口。近年来，晶体管几何缩微遭遇物理极限与经济效益的双重挤压，先进制程的研发成本呈指数级攀升，传统工艺路径的红利已接近耗尽。
如何突破技术瓶颈，满足AI时代指数级增长的计算需求，已成为全行业共同面临的核心挑战。
在此背景下，华为提出的“韬定律”开辟了一条全新的技术路线。该定律主张以“时间缩微”替代传统的“几何缩微”，以系统性降低时间常数（韬τ）为核心目标，通过逻辑折叠等创新技术压缩信号传播时延，在不依赖极致制程的前提下持续提升晶体管密度与系统性能。
更关键的是，“韬定律”构建了贯穿器件、电路、芯片到系统的全栈协同优化体系，据测算，到2031年基于该定律的高端芯片将达到1.4纳米制程的同等水平。
值得一提的是，这一理论并非纸上谈兵。何庭波透露，基于“韬定律”的技术思路，华为在过去六年已成功设计并量产381款芯片，覆盖手机、服务器、通信等多个领域。
“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”
在演讲最后，何庭波强调，半导体产业的未来离不开开放合作。华为期待在“韬定律”的技术框架下，与全球科学家、工程师及产业伙伴携手，共同推动行业持续发展。
此次“韬定律”的发布，不仅标志着中国半导体产业从技术跟随走向理论引领的重要里程碑，也为全球半导体产业突破摩尔定律困局提供了全新的中国方案。
客服